超高速模数转换器（A/D转换器）是无线通信、雷达对抗等电子信息系统的关键核心器件。本项目主要从超高速SAR A/D转换器开关时序，高速开关时序控制电路，超高速前端采样保持和时钟电路以及通道匹配误差分析和校准算法四个方面展开研究。在开关时序方面，提出了多种低功耗开关方式，其中所列举的三种开关时序相对于传统时序来说功耗在理论上分别降低了99.77%，99.37%和100%，面积上分别降低了大约97.65%，86%和50%。开关时序控制电路方面主要采用了异步逻辑提高了整体逻辑电路的速度，并使用2Bit/cycle的方法减少了比较周期，大大提高了SAR ADC的速度。时钟电路方面则采取了内嵌锁相环的方式获取纯净的时钟。高速前端采样保持应用衬底调制等技术消除了高频采样网络中的射频馈通效应，解决了高速ADC模拟采样带宽不足的问题。采用数字后台算法对时钟偏差、增益失配和失调失配分别进行校准。整体上设计了7位400MHz SAR ADC和10位600MHz SAR ADC等高速ADC芯片。本项目研究覆盖了理论建模，电路设计，版图绘制及流片测试，对超高速SAR ADC的研究具有良好的指导意义。发表相关SCI 检索学术论文21 篇，会议论文1 篇，申请发明专利8 项，其中授权4 项，培养博士研究生4 名，其中已毕业2名，硕士研究生毕业4 名。